去耦电容真的是越多越好吗？

来源：抖音视频 · 电路之外 · 约 5 分 18 秒 · 作品 ID 7698602543660441849

决定电源去耦效果的，可能根本不是你放了几颗电容，而是这颗电容在高频下还像不像一颗电容。很多人看到电源脚先放 100 nF，不放心再加 1 µF、再加 10 µF——但焊盘、走线、过孔都会带来寄生电感，和电容组成谐振网络；频率超过自谐振点，电容就变成电感。不同电容的 ESR、ESL 和 PCB 寄生参数凑在一起，还可能形成「反谐振峰」，在特定频率反而把电源网络的阻抗推高，本末倒置。比容值更容易被忽略的是两件事：电容放的位置（滤波半径），以及板的叠层结构。

1. 先摆出那个常见做法

此处配图暂缺，参阅原帖。

视频开头描述的场景：看到电源引脚，先放一个 100 nF；觉得不安心，再放一个 1 µF；还觉得不够，再放一个 10 µF——全部安排上，觉得「电容放这么多了，电源肯定很干净」。

作者说，这个概念在他工作之后发现挺误导人的。真正决定去耦程度的是三件事：容值（高频下还像不像电容）、位置（滤波半径）、叠层结构——「放了几颗」不在其中。

2. 原理图上的电容，到 PCB 上就「变质」了

此处配图暂缺，参阅原帖。

原理图上那颗 100 nF 是理想电容；到了 PCB 上，它多出这些：

这些寄生参数和电容组成一个谐振网络（视频的说法：这部分在高频电子里可以深入了解）。结果就是——当信号频率超过它的自谐振频率，这颗电容就不再是容性，而是变成一个电感。

这正好接上 015 号笔记里那条 V 形曲线：左边往下是容抗，谷底是自谐振点，右边往上翘的是寄生电感。

3. 「小电容滤高频、大电容滤低频」——只对了一半

视频里对常见解释的评价：小电容滤高频、大电容滤低频，看起来好像是对的，但只理解到这一层就有点危险了。

原因是：不同电容的 ESR、ESL 和 PCB 这些寄生参数都不一样，它们错综复杂地凑在一起，可能形成反谐振——在某个特定频率上，反而增大电源网络阻抗，起到本末倒置的作用。

此处配图暂缺，参阅原帖。

这张图用一组示例参数（100 nF：ESL 1 nH、ESR 0.05 Ω；10 µF：ESL 5 nH、ESR 0.1 Ω）画出了并联后的总阻抗。可以看到在两颗电容的自谐振点之间冒出一个尖峰：约 6 MHz 处并联后阻抗约 0.32 Ω，而同一频率下单独一颗只有约 0.22 Ω——并联之后反而更差。

所以视频那句结论值得记住：「多加几个电容总没有问题」这句话，在高速信号 / 高速 PCB 里，真的不一定对。

图里的数值是我用示例参数算的，只为看趋势；真实板子取决于封装、焊盘、过孔、叠层，不能照搬。

4. 比容值更容易被忽略的：电容放哪

此处配图暂缺，参阅原帖。

视频专门讲了一个概念：电容的滤波半径。

• 高速信号在快速翻转时，短时间内需要吸收或接纳大量电流；
• 如果芯片旁边没有一个靠近它的电容，电流就要从远处吸过来；
• 电流没被及时补充或接纳，就会引起电源网络波动，导致整个系统不稳定。

原话是：「远水救不了近火」。电源靠近引脚放，和离引脚五六厘米放，「一个是天上一个地下」——这比多堆一颗电容重要得多。

5. 第三个因素：叠层结构

此处配图暂缺，参阅原帖。

做高速或复杂 PCB 时，叠层也是非常重要的知识：

• 电源层、地层怎么分配（第一层信号，第二层走电源还是地……）；
• 关键信号放在哪一层、用哪些平面包围；
• 层与层之间的距离。

这些参数定下来之后，才能为后面的关键信号做阻抗相关的计算（也就是 015-阻抗到底是什么 第 8 节讲的特性阻抗）。

视频里提到了嘉立创支持 6 到 64 层 PCB、标准叠层与定制叠层——这是作者所处语境下的产品信息，属于推广性质内容，我未做核实。

6. 作者的结论，和一份可执行清单

作者的原话收尾很清楚：不是让大家不要放，该放还得放；只是说在高速 PCB 里，这些不起眼的经验很容易引起小问题。搞清整体的底层逻辑就行，也不是每个地方都要这样放。他还留了个问题：你是严格按数据手册推荐放置，还是不管什么情况看到电源脚就 100 nF / 1 µF / 10 µF 通通上？（做 FPGA、DDR、SoC 的应该更有体会。）

下面是我按视频的底层逻辑整理的可执行顺序（非视频原话）：

1. 先查芯片数据手册的推荐。 电源脚的电容数量、容值、布局要求，手册往往直接写了，这是第一优先级。
2. 贴着引脚放，最小回路。 电容的电源和地连接都要短、回流路径连续；优先按器件手册布局。多个电容是否共用过孔取决于布局，共用过孔可能增加共同电感，必要时各用就近过孔。
3. 不要无脑堆容值。 多一颗不等于更干净，先想清楚它要覆盖哪个频段、会不会和已有电容形成反谐振峰。
4. 结合封装、容值和布局选择。 较小封装常有较低寄生电感，但具体还看结构和连接方式；不能只看封装，也要看实际有效电容、直流偏压和焊接条件。
5. 电源/地平面成对、靠近。 平面间距小 → 耦合电容大、回路电感小，可在较高频段提供一定帮助，但不能替代器件推荐的去耦电容。
6. 要严的话就看 PDN 阻抗曲线。 目标是在关心的频段内把电源网络阻抗压在目标值以下，而不是数电容个数。
7. 低速、简单的板子不用这么较真。 视频也说「不是每个地方都要这样放」——这些讲究是高速、多层、大电流场景的事。

7. 和你工程的关系

• H 题小车 / 四足主控板：STM32 这类 MCU 通常每个电源对脚一颗 100 nF 贴脚 + 一组 4.7~10 µF 区域电容就够了，重点在贴脚、回流路径和具体器件要求，不在数量。
• 电机驱动板：大电流瞬变更看重回路电感和地平面完整性，一颗位置正确的大电容比一排位置随意的小电容有用。
• 以后上 DDR / FPGA / SoC：视频结尾提到的那几类才是真正要按 PDN 阻抗做设计的地方，那时这套逻辑才完全展开。
• 嘉立创打板：叠层选择要在投板前定好，层间距会影响你能达到的阻抗——这步往往被留到最后，其实应该最早定。